KEY_4x4扫描键盘FPGAVerilog逻辑源码Quartus工程文件,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件,可以做为你的学习设计参考。
module KEY_4x4
(
input sys_clk, //50MHZ
input sys_rst_n ,
input [3:0] key_row , //��
//output wire [3:0] key_col , //��
output reg [3:0] key_col , //��
output wire [7:0] LED , //��ʾ��ֵ
output reg [3:0] key_value //��ֵ
);
reg [5:0] count;//delay_20ms
reg [2:0] state; //״̬��־
reg key_flag; //������־λ
reg clk_500khz; //500KHZʱ���ź�
reg [3:0] key_col_reg; //�Ĵ�ɨ����ֵ
reg [3:0] key_row_reg; //�Ĵ�ɨ����ֵ
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
clk_500khz <= 0 ;
count<=0 ;
end
else begin
if ( count >= 50 ) begin
clk_500khz <= ~clk_500khz ;
count<=0;
end
else
count <= count + 1;
end
end
always @(posedge clk_500khz or negedge sys_rst_n)
if(!sys_rst_n) begin
key_col<=4'b0000;
state<=0;
end
else
begin
case (state)
0:
begin
key_col[3:0]<=4'b0000;
key_flag<=1'b0;
if(key_row[3:0]!=4'b1111) begin //�м����£�ɨ����һ��
state<=1;
key_col[3:0]<=4'b1110;
end
else
state<=0;
end
1:
begin
if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ�һ��
state<=5;
else begin
state<=2;
key_col[3:0]<=4'b1101; //ɨ���ڶ���
end
end
2:
begin
if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵڶ���
state<=5;
else begin //ɨ��������
state<=3;
key_col[3:0]<=4'b1011;
end
end
3:
begin
if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ���һ��
state<=5;
else begin
state<=4;
key_col[3:0]<=4'b0111;
end //ɨ��������
end
4:
begin
if (key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ�һ��
state<=5;
文件名 | 文件大小 | 修改时间 |
KEY_4x4/KEY_4x4.asm.rpt | 8KB | 2013-07-24 17:18:30 |
KEY_4x4/KEY_4x4.cdf | 1KB | 2013-07-24 17:18:00 |
KEY_4x4/KEY_4x4.done | 1KB | 2013-07-24 17:18:36 |
KEY_4x4/KEY_4x4.fit.rpt | 568KB | 2013-07-24 17:18:28 |
KEY_4x4/KEY_4x4.fit.smsg | 1KB | 2013-07-24 17:18:26 |
KEY_4x4/KEY_4x4.fit.summary | 1KB | 2013-07-24 17:18:26 |
KEY_4x4/KEY_4x4.flow.rpt | 25KB | 2013-07-24 17:18:34 |
KEY_4x4/KEY_4x4.jdi | 4KB | 2013-07-24 17:18:30 |
KEY_4x4/KEY_4x4.map.rpt | 203KB | 2013-07-24 17:18:16 |
KEY_4x4/KEY_4x4.map.summary | 1KB | 2013-07-24 17:18:16 |
KEY_4x4/KEY_4x4.pin | 20KB | 2013-07-24 17:18:26 |
... |
资源简介:KEY_4x4扫描键盘fpgaverilog逻辑源码quartus工程文件,fpga为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件,可以做为你的学习设计参考。module KEY_4x4(input sys_clk, //50MHZinput sys_rst_n ,inpu...
上传时间: 2022-09-23
上传用户:qq3199757600
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上传时间: 2022-09-21
上传用户:ychxg
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上传时间: 2022-09-23
上传用户:june1437
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上传时间: 2021-08-27
上传用户:thisismyhouse
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上传时间: 2021-08-30
上传用户:puketu
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上传时间: 2021-09-10
上传用户:8663275
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上传时间: 2022-09-24
上传用户:vunhoo
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上传时间: 2021-09-13
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上传时间: 2021-02-08
上传用户:HANSK
资源简介:ADS下S3C44B0的uCosII源码
上传时间: 2021-01-19
上传用户:cfpdl