芯片层次化物理设计给布局布线、时序收敛都带来了很大挑战。在顶层布局布线阶段,子模块相当于障碍物,当连线遇到较大障碍阻挡时,EDA工具不能够妥善处理,从而遗留较多Capacitance/Slew违规。本文从工程中遇到的实际问题出发,提出了一种Capacitance/Slew避障修正的方法,并在多个基于45 nm及65 nm工艺节点的专用集成电路项目上 ...
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标签：
层次化
芯片
设计
slew
规避
修正
方法局布线
避障
专用集成电路
Hierarchical
physical
design
place
and
route
obstacle
avoiding
上传时间：
2021-06-09
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